Registro de enmascaramiento de interrupción del Timer

Bit 7 – TOIE1: Habilitación de interrupción por desbordamiento del Timer/Contador1

Cuando el bit TOIE1 está a set (uno) y el bit I en el Registro de Estado está a set (uno), la interrupción de desbordamiento del Timer/Contador1 se habilita. La interrupción correspondiente (en el vector $006) se ejecuta si ocurre un desbordamiento en el Timer/Contador1, es decir, cuando el bit TOV1 está a set en el registro de flags de interrupción del Timer/Contador (TIFR).

Cuando el bit OCIE1A está a set (uno) y el bit I en el Registro de Estado está a set (uno), la interrupción de ComparaciónA del Timer/Contador1 se habilita. La interrupción correspondiente (en el vector $004) se ejecuta si ocurre una operación de ComparaciónA en el Timer/Contador1, es decir, cuando el bit OCF1A está a set en el registro de flags de interrupción del Timer/Contador (TIFR).

Cuando el bit OCIE1B está a set (uno) y el bit I en el Registro de Estado está a set (uno), la interrupción de ComparaciónB del Timer/Contador1 se habilita. La interrupción correspondiente (en el vector $005) se ejecuta si ocurre una operación de ComparaciónB en el Timer/Counter1, es decir, cuando el bit OCF1B está a set en el registro de flags de interrupción del Timer/Contador (TIFR).

Bit 4 – Res: Bit reservado

Este bit es un bit reservado en el AT90S8515 y siempre se lee como cero.

Bit 3 – TICIE1: Habilitación de interrupción de captura de entrada del Timer/Contador1

Cuando el bit TICIE1 está a set (uno) y el bit I en el Registro de Estado está a set (uno), se habilita el evento de interrupción de captura de entrada del Timer/Contador1. La interrupción correspondiente (en el vector $003) se ejecuta si un evento de activación de captura ocurre en el pin 31, ICP, es decir, cuando el bit ICF1 está a set en el registro de flags de interrupción del Timer/Contador (TIFR).

Bit 2 – Res: Bit reservado

Este bit es un bit reservado en el AT90S8515 y siempre se lee como cero.

Bit 1 – TOIE0: Habilitación de interrupción por desbordamiento del Timer/Contador0

Cuando el bit TOIE0 está a set (uno) y el bit I en el Registro de Estado está a set (uno), se habilita la interrupción por desbordamiento del Timer/Contador0. La interrupción correspondiente (en el vector $007) se ejecuta si ocurre un desbordamiento en el Timer/Contador0, es decir, cuando el bit TOV0 está a set en el registro de flags de interrupción del Timer/Contador (TIFR).

Bit 0 – Res: Bit reservado

Este bit es un bit reservado en el AT90S8515 y siempre se lee como cero.

Bit	7	6	5	4	3	2	1	0
$39 ($59)	TOIE1	OCIE1A	OCIE1B	-	TICIE1	-	TOIE0	-	TIMSK
Read/Write	R/W	R/W	R/W	R	R/W	R	R/W	R
Initial Value	0	0	0	0	0	0	0	0

	Bit 6 – OCIE1A: Habilitación de interrupción de ComparaciónA de salida del Timer/Contador1

	Bit 5 – OCIE1B: Habilitación de interrupción de ComparaciónB de salida del Timer/Contador1