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| Registro de enmascaramiento de interrupción general–GIMSK |
| Bit | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | |
| $3B ($5B) | INT1 | INT0 | - | - | - | - | - | - | GIMSK |
| Read/Write | R/W | R/W | R | R | R | R | R | R | |
| Initial Value | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
Bit 7 – INT1: Habilitación de la petición de interrupción externa 1 Cuando el bit INT1 está a set (uno) y el bit I en el Registro de Estado (SREG) está a set (uno), la interrupción del pin externo se habilita. Los bits 1/0 (ISC11 y ISC10) de control de percepción de la Interrupción1 en el Registro del control general del MCU (MCUCR) definen si la interrupción externa se activa en flanco de subida o de bajada del pin INT1 o es percibido por nivel. La actividad en el pin causará una petición de interrupción aun cuando INT1 esté definida como salida. La interrupción correspondiente de la petición de interrupción externa 1 se ejecuta desde la dirección de memoria de programa $002.
Cuando el bit INT0 está a set (uno) y el bit I en el Registro de Estado (SREG) está a set (uno), la interrupción del pin externo se habilita. Los bits 1/0 (ISC01 y ISC00) de control de percepción de la Interrupción0 en el Registro del control general del MCU (MCUCR) definen si la interrupción externa se activa en flanco de subida o de bajada del pin INT0 o es percibido por nivel. La actividad en el pin causará una petición de interrupción aun cuando INT0 esté definida como salida. La interrupción correspondiente de la petición de interrupción externa 0 se ejecuta desde la dirección de memoria de programa $001.
Estos bits son bits reservados en los AT90S8515 y siempre se leen como cero. |
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