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| Registro de control MCU–MCUCR |
| El registro de control MCU contiene bits de control para las funciones de MCU generales. |
| Bit | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | |
| $35 ($55) | SRE | SRW | SE | SM | ISC11 | ISC10 | ISC01 | ISC00 | MCUCR |
| Read/Write | R/W | R/W | R/W | R/W | R/W | R/W | R/W | R/W | |
| Initial Value | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
Bit 7 – SRE: Habilitación de SRAM externa Cuando el bit SRE está a set (uno), la SRAM de datos externa está habilitada y las funciones del pin AD0 - 7 (Puerto A), A8 - 15 (Puerto C), WR y RD (Puerto D) se activan como las funciones de pin alternativas. Entonces el bit SRE anula cualquier puesta de dirección de pin en los registros de dirección de datos respectivos. Vea la "memoria de datos SRAM Interna y Externa" en el apartado de la Arquitectura para una descripción de las funciones de los pines de la SRAM externa. Cuando el bit SRE es borrado (cero), la SRAM de datos externa está deshabilitada y se usan el pin y las puestas de dirección de datos normales.
Cuando el bit SRW está a set (uno), un estado de espera de un ciclo se inserta en el ciclo de acceso de la SRAM de datos externa. Cuando el bit SRW es borrado (cero), el acceso a la SRAM de datos externa se ejecuta con el esquema de tres ciclos normal.
El bit SE debe ponerse a set (uno) para hacer que los MCU entren en el Modo de descanso cuando la instrucción SLEEP se ejecuta. Para evitar que el MCU entre en el Modo de descanso, a menos que sea el propósito del programador, se recomienda poner a set el bit de habilitación de descanso (SE) justo antes de la ejecución de la instrucción SLEEP.
Este bit selecciona entre los dos modos de descanso disponibles. Cuando SM es borrado (cero), el modo Idle es seleccionado como Modo de descanso. Cuando SM está a set (uno), el modo Power-down es seleccionado como Modo de descanso. Para ver más detalles, vaya a la sección "Modos de descanso".
La Interrupción externa 1 es activada por el pin externo INT1 si el flag I de SREG y la máscara de interrupción correspondiente en GIMSK están a set. El nivel y los flancos en el pin externo INT1 que activan la interrupción están definidos en la siguiente tabla. |
| ISC11 | ISC10 | Descripción |
| 0 | 0 | El nivel bajo en INT1 genera una petición de interrupción |
| 0 | 1 | Reservado |
| 1 | 0 | El flanco de bajada en INT1 genera una petición de interrupción |
| 1 | 1 | El flanco de subida en INT1 genera una petición de interrupción |
Tabla. Control de percepción de interrupción 1 |
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Bits 1, 0 – ISC01, ISC00: Control de percepción de la interrupción 0, Bit 1 y Bit 0
La Interrupción externa 0 es activada por el pin externo INT0 si el flag I de SREG y la máscara de interrupción correspondiente están a set. El nivel y los flancos en el pin externo INT0 que activan la interrupción están definidos en la siguiente tabla. |
| ISC01 | ISC00 | Descripción |
| 0 | 0 | El nivel bajo en INT0 genera una petición de interrupción |
| 0 | 1 | Reservado |
| 1 | 0 | El flanco de bajada en INT0 genera una petición de interrupción |
| 1 | 1 | El flanco de subida en INT0 genera una petición de interrupción |
Tabla. Control de percepción de interrupción 0 |
El valor en el pin INTn se comprueba antes de que se detecten flancos. Si se selecciona la interrupción por flanco, los pulsos con una duración mayor que un periodo de clock de la CPU generarán una interrupción. Los pulsos mas cortos no garantizan que genere una interrupción. Si se selecciona la interrupción por nivel bajo, este nivel bajo debe mantenerse hasta la realización de la instrucción que actualmente se está ejecutando para generar una interrupción. Si está habilitada, una interrupcción activa por nivel generará una demanda de interrupción mientras el pin se mantenga a nivel bajo. |
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