INTRODUCCIÓN

El Comparador Analógico compara los valores de entrada en la entrada positiva PB2 (AIN0) y en la entrada negativa PB3 (AIN1). Cuando el voltaje en la entrada positiva PB2 (AIN0) es más alto que el voltaje en la entrada negativa PB3 (AIN1), la salida del Comparador Analógico (ACO) está a set (uno). La salida del comparador puede ponerse a set para activar la función de Captura de Entrada del Timer/Contador 1. Además, el comparador puede activar una interrupción separada, exclusiva del Comparador Analógico. El usuario puede seleccionar que la interrupción se active con la salida del comparador alta, baja o en la conmutación. El diagrama de bloques del comparador y su lógica circundante se muestra en la siguiente figura.

Figura. Diagrama de bloques del Comparador Analógico

Control del Comparador analógico y registro de estado – ACSR

Bit 7–ACD: Comparador analógico deshabilitado

Cuando este bit está a set (uno), la energía al Comparador Analógico se desconecta. Este bit puede activarse en cualquier momento para apagar el Comparador Analógico. Esto reducirá el consumo de energía en los modos active e idle. Cuando se cambia el bit ACD, la interrupción de Comparador Analógico debe ser desactivada borrando el bit ACIE en ACSR. De otro modo puede ocurrir una interrupción cuando se cambia el bit.

Bit 6–Res: Bit reservado

Este bit es un bit reservado en los AT90S8515 y siempre se leerá como cero.

Bit 5–ACO: Salida del Comparador analógico

ACO se conecta directamente a la salida del comparador.

Bit 4–ACI: Flag de interrupción del Comparador analógico

Este bit está a set (uno) cuando un evento de salida del comparador activa el modo de interrupción definido por ACI1 y ACI0. La rutina de interrupción del Comparador Analógico se ejecuta si el bit ACIE está a set (uno) y el I-bit en SREG está a set (uno). ACI es borrado por hardware al ejecutar el correspondiente vector de interrupción . Alternativamente, ACI es borrado escribiendo un "1" lógico en el flag. Observe sin embargo, que si otro bit en este registro es modificado usando la instrucción SBI o CBI, ACI se borrará si se ha activado antes de la operación.

Bit 3–ACIE: Habilitación de interrupción del Comparador analógico

Cuando el bit ACIE está a set (uno) y el bit I en el registro de estado está a set (uno), la interrupción de Comparador Analógico se activa. Cuando se borra (cero), la interrupción está desactivada.

Bit 2–ACIC: Habilitación de captura de entrada del Comparador analógico

Cuando está a set (uno), este bit permite que la función de Captura de Entrada en el Timer/Contador 1 sea activada por el Comparador Analógico. La salida del comparador está, en este caso, directamente conectada a la lógica "front-end" de captura de entrada y hace que el comparador utilice el anulador de ruido y características de selección de flancos de la interrupción de captura de entrada del Timer/Counter1. Cuando se borra (cero), no se da ninguna conexión entre el comparador analógico y la función de captura de entrada . Para hacer que el comparador active la interrupción de captura de entrada del Timer/Contador 1, el bit TICIE1 en el registro de máscara de interrupción del timer (TIMSK) debe ponerse a set (uno).

Bits 1, 0–ACIS1, ACIS0: Selección de modo de interrupción del comparador analógico

Estos bits determinan qué eventos del comparador activan la interrupción del comparador analógico. Las diferentes opciones se muestran en la siguiente tabla.

  Modo de Interrupción

Tabla. Selección de modo de interrupción mediante ACIS1 y ACIS0

Nota: Al cambiar los bits ACIS1/ACIS0, la interrupción del comparador analógico debe ser desactivada borrando su bit de habilitación de interrupción en el registro ACSR. De otra forma una interrupción puede ocurrir cuando los bits están cambiados.