REGISTRO DE CONTROL DE LA EEPROM – EECR

EEMWE

EECR

Bits 7 ..3 – RES: Bits reservados

Estos bits son bits reservados en el AT90S8515 y siempre se leen como cero.

Bit 2–EEMWE: Habilitación de escritura del Maestro de la EEPROM

El bit EEMWE determina, si se pone EEWE a uno, que la EEPROM sea escrita. Cuando EEMWE esté a set (uno), poniendo a set EEWE se escribirán datos a la EEPROM a la dirección seleccionada. Si EEMWE es cero y se pone a set EEWE no tendrá efecto. Cuando EEMWE ha sido puesta a set (uno) por software, el hardware borra el bit a cero después de cuatro ciclos de clock.

Vea la descripción del bit EEWE para un procedimiento de escritura de la EEPROM.

Bit 1–EEWE: Habilitación de escritura de la EEPROM

La señal de habilitación de escritura de la EEPROM (EEWE) es la que controla la escritura de la EEPROM. Cuando la dirección y los datos están correctamente puestos, el bit EEWE debe ponerse a set para escribir el valor en la EEPROM. El bit EEMWE debe ponerse a set cuando el "1" lógico se escribe en EEWE, de otra forma no tendrá lugar la escritura de la EEPROM. El siguiente procedimiento debe seguirse al escribir la EEPROM (el orden de pasos 2 y 3 no es esencial):

1. Espere hasta que EEWE sea cero.
2. Escriba la nueva dirección de EEPROM en EEARL y EEARH (opcional).
3. Escriba el nuevo dato de EEPROM a EEDR (opcional).
4. Escriba un "1" lógico en el bit EEMWE de EECR (para poder escribir un "1" lógico al bit EEMWE, el bit EEWE debe escribirse a cero en el mismo ciclo).
5. Dentro de los cuatro ciclos de clock posteriores a poner a set EEMWE, escriba un "1" lógico en EEWE.

Cuando el tiempo de acceso a escritura ( Típicamente 2.5 ms a V_CC = 5V o 4 ms a V_CC = 2.7V) ha pasado, el bit EEWE se borra (cero) por hardware. El software del usuario puede examinar este bit y espera un cero antes de escribir el próximo byte. Cuando EEWE se ha puesto a set, la CPU se detiene durante dos ciclos antes que la próxima instrucción se ejecute.

Precaución: Una interrupción entre el paso 4 y el paso 5 hará que falle el ciclo de escritura, ya que la habilitación de escritura del maestro de la EEPROM habrá terminado. Si una rutina de interrupción accede a la EEPROM está interrumpiendo otro acceso a la EEPROM, se modificarán los registros EEAR o EEDR y causarán el fallo de acceso a EEPROM de la acción interrumpida. Se recomienda tener el flag de interrupción global borrado durante los cuatro últimos pasos para evitar estos problemas.

Bit 0–EERE: Habilitación de lectura de la EEPROM

La señal de habilitación de lectura de la EEPROM (EERE) es la que controla la lectura de la EEPROM. Cuando se pone la dirección correcta en el registro EEAR, el bit EERE debe ponerse a set. Cuando el bit EERE se borra (cero) por hardware, el dato pedido se encuentra en el registro EEDR.

El acceso de lectura de la EEPROM dura una instrucción y no hay ninguna necesidad de examinar el bit EERE. Cuando EERE se pone a set, la CPU se detiene durante los cuatro ciclos anteriores a que la próxima instrucción se ejecute.

El usuario debe examinar el bit EEWE antes de empezar la operación de lectura. Si una operación de escritura está en marcha cuando el nuevo dato o la dirección se escriben en los registros de I/O de la EEPROM, la operación de escritura se interrumpirá y el resultado es indefinido.