Registro de control del SPI

Bit 7–SPIE: Habilitación de interrupción del SPI

Este bit causa la ejecución de la interrupción del SPI si el bit SPIF en el registro SPSR está a set y las interrupciones globales se habilitan.

Bit 6–SPE: Habilitación del SPI

Cuando el bit SPE está a set (uno), el SPI se habilita. Este bit debe ponerse a set para habilitar cualquier operación del SPI.

Bit 5–DORD: Orden de los datos

Cuando el bit DORD está a set (uno), el LSB del word se transmite primero.

Cuando el bit DORD es borrado (cero), el MSB del word se transmite primero.

Bit 4–MSTR: Selección de Maestro/Esclavo

Este bit selecciona el modo maestro de SPI cuando está a set (uno), y el modo esclavo de SPI cuando es borrado (cero). Si SS' se configura como una entrada y se maneja a nivel bajo mientras MSTR está a set, MSTR se borrará y SPIF en SPSR se pondrá a set. El usuario tendrá que poner a set MSTR para rehabilitar el modo maestro del SPI.

Bit 3–CPOL: Polaridad del clock

Cuando este bit está a set (uno), SCK está a nivel alto cuando estamos en modo Idle. Cuando CPOL es borrado (cero), SCK está a nivel bajo cuando estamos en modo Idle. Vea la Figura A y la Figura B de la página anterior para obtener información adicional.

Bit 2–CPHA: Fase del clock

Vea la Figura A o la Figura B para conocer la funcionalidad de este bit.

Bits 1, 0–SPR1, SPR0,: Selección de la frecuencia de clock 1 y 0 del SPI

Estos dos bits controlan la frecuencia de SCK del dispositivo configurado como maestro. SPR1 y SPR0 no tienen efecto en el esclavo. La relación entre SCK y la frecuencia f_cl de clock del oscilador se muestra en la siguiente Tabla.

Bit 7–SPIF: Flag de interrupción del SPI

Cuando una transferencia serie es completada, el bit SPIF está a set (uno) y una interrupción se genera si SPIE en SPCR está a set (uno) y se habilitan las interrupciones globales. Si SS' es una entrada y se maneja a nivel bajo cuando el SPI está en modo maestro, esto también pondrá a set el flag SPIF. SPIF es borrado por hardware al ejecutar el vector de manejo de interrupción correspondiente. Alternativamente, el bit SPIF es borrado leyendo primero el registro de estado del SPI cuando SPIF está a set (uno), y después accediendo al registro de datos del SPI (SPDR).

Bit 6–WCOL: Flag de colisión de escritura

El bit WCOL está a set si el registro de datos del SPI (SPDR) está escribiendo durante una transferencia de datos.

El bit WCOL (y el bit SPIF) se borran (cero) leyendo primero el registro de estado del SPI cuando WCOL está a set (uno), y después accediendo al registro de datos del SPI.

Bits 5 ..0–Res: Bits reservados

Estos bits son bits reservados en el AT90S8515 y siempre se leerán como cero.

El interface SPI en los AT90S8515 también se usa para la memoria de programa y para la transmisión o recepción de EEPROM.

Bit	7	6	5	4	3	2	1	0
$0D ($2D)	SPIE	SPE	DORD	MSTR	CPOL	CPHA	SPR1	SPR0	SPCR
Read/Write	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
Initial Value	0	0	0	0	0	0	0	0

SPR1	SPR0	Frecuencia del SCK
0	0	f_cl/4
0	1	f_cl/16
1	0	f_cl/64
1	1	f_cl/128

Bit	7	6	5	4	3	2	1	0
$0E ($2E)	SPIF	WCOL	-	-	-	-	-	-	SPSR
Read/Write	R	R	R	R	R	R	R	R
Initial Value	0	0	0	0	0	0	0	0