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| Bit | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | |
| $0C ($2C) | MSB | LSB | UDR | ||||||
| Read/Write | R/W | R/W | R/W | R/W | R/W | R/W | R/W | R/W | |
| Initial Value | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| Bit | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | |
| $0B ($2B) | RCX | TXC | UDRE | FE | OR | - | - | - | USR |
| Read/Write | R | R/W | R | R | R | R | R | R | |
| Initial Value | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
El registro USR es un registro de solo lectura que proporciona información sobre el estado de la UART.
Este bit está a set (uno) cuando un carácter recibido se transfiere del registro de desplazamiento de recepción a UDR. El bit está a set sin tener en cuenta cualquier detección de error en la estructura. Cuando el bit RXCIE en UCR está a set, la interrupción de recepción de UART completa se ejecutará cuando RXC esté a set (uno). RXC es borrado leyendo UDR. Cuando se usa la interrupción de recepción de datos, la rutina de interrupción de recepción de UART completa debe leer UDR para borrar RXC, de otra forma una nueva interrupción ocurrirá una vez que la rutina de interrupción termine.
Este bit está a set (uno) cuando el carácter entero (incluso el bit de stop) en el registro de desplazamiento de transmisión se ha desplazado fuera y ningún nuevo dato se ha escrito en UDR. Este flag es especialmente útil en interfaces de comunicaciones half-duplex, donde una aplicación de transmisión deba entrar en modo recepción y libre el bus de comunicaciones inmediatamente después de completar la transmisión. Cuando el bit TXCIE en UCR está a set y poniendo a set TXC provoca que se ejecute la interrupción de transmisión de UART completa. TXC es borrado por hardware al ejecutar el vector de interrupción correspondiente. Alternativamente, el bit TXC se borra (cero) escribiendo un "1" lógico en el bit.
Este bit está a set (uno) cuando un carácter escrito a UDR se transfiere al registro de desplazamiento de transmisión. Si este bit se pone a set indica que el transmisor está listo para recibir un nuevo carácter para la transmisión. Cuando el bit UDRIE en UCR está a set, la interrupción de transmisión de UART completa se ejecuta mientras UDRE esté a set. UDRE es borrado escribiéndole en UDR. Cuando se usa una interrupción de transmisión de datos, la rutina de interrupción de registro de datos de la UART vacío debe escribir en UDR para borrar UDRE, de otra forma una nueva interrupción ocurrirá cuando la rutina de la interrupción termine. UDRE está a set (uno) durante el reset para indicar que el transmisor está listo.
Este bit está a set si se detecta una condición de error en la estructura, es decir, cuando el bit de stop de un carácter entrante es cero. El bit FE se borra cuando el bit de stop del dato recibido es uno.
Este bit está a set si se detecta una condición del desbordamiento, es decir, cuando un carácter ya presente en el registro UDR no se lee antes que el próximo carácter se desplace al registro de desplazamiento de recepción. El bit OR pasa por un buffer, que significa que estará a set una vez el dato válido en UDRE se lee. El bit OR se borra (cero) cuando el dato se recibe y se transfiere a UDR.
Estos bits son bits reservados en los AT90S8515 y siempre se leerán como cero. |
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Bit
7–RXC: Recepción de UART completa 