ESTRUCTURA DE UN PUERTO E/S
La comunicación entre la unidad central propiamente dicha y las patillas del circuito integrado se establece mediante los tres bloques siguientes:
| a. | Un registro de funciones especiales (SFR) que tiene el mismo nombre que el puerto |
| b. | Una etapa amplificadora de salida cuya estructura es diferente según la función auxiliar asociada a cada uno de ellos |
| c. | Un "buffer" de adaptación del nivel de entrada |
Aunque la estructura de las etapas amplificadoras de salidas son diferentes para cada uno de los puertos, las estructuras que a continuación se detallan muestran una similitud de estructura en lo refente a los bloques de registro y "buffer" de lectura. La parte común de esta estructura se muestra a continuación.
figura: ESTRUCTURA GENERAL DE UNA DE LAS OCHO LINEAS DE E/S DE UNO DE LO PUERTOS
La báscula de tipo D memoriza el dato proveniente del bus interno bajo control de la señal de escritura procedente de la unidad central. La salida Q de esta báscula se conecta al bus interno al ejecutarse una orden de lectura. De este modo es posible leer el contenido del registro. Pero también es posible una conexión entre la patilla del circuito integrado y el bus de datos interno. Esta conexión es gobernada mediante una señal de lectura de la patilla. Según el tipo de instrucción utilizada, la unida central puede leer el estado del registro o el estado lógico presente en la patilla del circuito.
En esto tres puertos ,la etapa de salida está equipada con un transistor (ver figura) y con otros tres transistores cuyo montaje equivalente se representa por una resistencia de "pull-up" conectada a +Vcc. La representación utilizada muestra la lógica intermedia situada entre la salida del registro y la etapa de salida. Esta lógica puede variar dependiendo de la función auxiliar atribuida a cada uno de estos tres puertos.
figura: ESTRUCTURA GENERAL DE UNA ETAPA DE LOS PUERTOS P1, P2, P3
Cada línea puede ser utilizada como una entrada o como una salida digital independientemente de las otras. En caso de ser utilizada como entrada, el bit del registro correspondiente debe estar en estado lógico 1. Esto se traduce en la salida Q a 1 mientras su complemento (Q negada) esta a 0. El transistor esta bloqueado. La patilla de entrada es llevada a un potencial proximo a +Vcc por medio de la pseudo-resistencia de "pull-up". Hay que tener en cuenta que si el elemento externo conectado a esta entrada presenta un estado lógico 0, habrá una circulación de corriente saliendo de esta entrada. Para que el puerto fuera verdaderamente bidireccional, la entrada debería estar en un estado de alta impedancia. Por esta razón, los puertos P1, P2, P3 son considerados sólo como <<casi bidireccionables>>.
La realización de la resistencia de "pull-up" difiere según la tecnología empleada.
Etapa de salida en tecnología HMOS
A continuación se muestra la constitución detallada de una etapa de salida en tecnología HMOS. El transistor Q3 constituye el <<camino de bajada>> y los transistores Q1 y Q2 constituyen el <<camino de subida>> o pseudoresistencia de "pull-up" a +Vcc.
El transistor Q1, capaz de suministrar una corriente grande, es activado únicamente durante dos periodos del oscilador. Esta activación tiene lugar durante una transición de 0 a 1. Cada fabricante indica la cantidad de corriente que se puede suministrar durante la conducción del transistor Q1. El transistor Q2 entrega una corriente más pequeña representada por IIL en las características eléctricas del puerto. El transistor Q3, capaz de absorber una corriente grande, esta en saturación cuando se programa el registro con un estado lógico 0. Su capacidad para absorber corriente viene especificada por el valor IOL.
figura: DETALLE DE LA ETAPA DE SALIDA EN TECNOLOGÍA HMOS
Etapa de salida en tecnología CMOS
En tecnología CMOS, la resistencia de "pull-up" esta realizada mediante el acoplamiento de tres transistores Q1, Q2 y Q3. Estos tres transistores de efecto de campo son de tipo <<canal P>>.
Durante la transición de 0 a 1 de la salida, el transistor Q1, se activa durante los dos periodos del oscilador S1P1 y S2P2. Mientras está activado suministra una corriente grande a la salida. El valor de esta corriente es similar al de la corriente que puede absorber el transistor Q1 de la etapa en tecnología HMOS para un estado de salida 0. La conducción de Q1 mejora la velocidad de cambio de estado de salida.
El transistor Q2 permanece saturado mientras el bit del registro establezca un estado lógico 1 para la patilla de salida. Este transistor puede suministrar una corriente menor que Q1.
El transistor Q3 esta saturado si el potencial de la patilla es superior a una tensión comprendida entre 1 y 1,5V. En caso que la línea sea empleada como entrada, este transistor permanecerá bloqueado si la patilla es forzada a un estado lógico 0 por un circuito externo. La etapa de salida entregará hacia la entrada una corriente limitada a la corriente que puede suministrar el transistor Q2. Por el contrario, cuando la línea es utilizada como salida puesta a un estado lógico 1, esta salida podrá entregar una corriente ITL que representa la suma de la corrientes suministradas por Q" y Q3. Así pues, el transistor Q3 permite limitar la potencia disipada cuando la linea es utilizada como entrada y aumentar el valor de la corriente entregada cuando la línea es utilizada como salida.
figura: DETALLE DE LA ETAPA DE SALIDA EN TECNOLOGIA CMOS
La tecnología
CHMOS (CMOS) proporciona más velocidad, menos consumo y mayor densidad de integración
que la tecnoligía HMOS (NMOS)
La estructura del puerto P0 se muestra detalladamente en la figura siguiente. La función auxiliar atribuida a este puerto requiere una lógica de conmutación y un diseño particular del "buffer" de salida. Comparando con los otros tres puertos, el puerto P0 es realmente bidireccional: puede presentar un estado lógico <<flotante>> (alta impedancia) cuando se configura como entrada. Esta característica se debe a la ausencia de resistencia interna de "pull-up" a +Vcc. En realidad el papel de resistencia de "pull-up" lo juega el transistor de efecto de campo de subida, pero éste no entra en acción salvo para accesos a memoria externa (empleo de la función auxiliar del puerto). Para garantizar un estado de alta impedancia a la entrada, es necesario bloquear también el transistor de bajada. Esto se consigue por la presencia de un estado lógico 1 a la salida del registro. Cuando P0 se utiliza como simple puerto de salida, se la debe de considerar de tipo drenador abierto y, por tanto, prever la colocación de resistencias externas de "pull-up" a +Vcc.
figura: ESTRUCTURA PARTICULAR DEL PUERTO P0